L3キャッシュ：AMDにとってそれはどれほど重要ですか？
マルチコアプロセッサに、使用可能なすべてのコアが共同で使用する専用メモリを装備することは理にかなっています。この役割では、高速の第3レベルのキャッシュ（L3）により、頻繁に必要とされるデータへのアクセスを高速化できます。コアは、可能な限り低速のメインメモリ（RAM）へのアクセスに戻らないようにする必要があります。
それが少なくとも理論です。AMDが最近発売したAthlonIIX4は、基本的にL3を含まないPhenom II X4であり、3次キャッシュが常に必要なわけではないことを示しています。両方のオプションを使用してリンゴとリンゴを比較し、調べることにしました。
キャッシュの仕組み
テストを深く掘り下げる前に、いくつかの基本を理解することが重要です。キャッシュの原理はかなり単純です。これらは、CPUがより離れた低速のメモリソースからデータにアクセスする必要をなくすために、処理コアのできるだけ近くでデータをバッファリングします。今日のデスクトッププラットフォームのキャッシュ階層は、システムメモリアクセスに到達する前の3つのキャッシュレベルで構成されています。2番目、特に3番目のレベルは、データのバッファリングだけではありません。それらの目的は、コア間の不要なデータ交換トラフィックによるCPUバスのチョークを防ぐことでもあります。
キャッシュヒット/ミス
キャッシュアーキテクチャの有効性は、そのヒット率によって測定されます。特定のキャッシュ内で応答できるデータ要求は、ヒットと呼ばれます。そのキャッシュに検索されたデータが含まれておらず、要求を後続のメモリ構造に渡す必要がある場合、これはミスです。明らかに、ミスは遅いです。それらは実行パイプラインのストールにつながり、待機期間を導入します。一方、ヒットは最大のパフォーマンスを維持するのに役立ちます。
キャッシュ書き込み、排他性、一貫性
置換ポリシーは、新しいキャッシュエントリ用にフルキャッシュにスペースを作成する方法を指示します。キャッシュに書き込まれたデータは最終的にメインメモリで使用可能になる必要があるため、システムはこれを同時に実行するか（ライトスルー）、上書きされた場所を「ダーティ」としてマークし（ライトバック）、データが1回書き込まれると書き込みを実行できます。キャッシュから消去されます。
キャッシュのいくつかのレベルのデータは排他的に保存できます。つまり、冗長性はありません。2つの異なるキャッシュ構造で同じデータを見つけることはできません。あるいは、キャッシュは包括的に動作し、低レベルのキャッシュで高レベル（プロセッサに近い）にあるデータを保持することが保証されます。AMDのPhenomは専用のL3キャッシュで動作しますが、Intelは包括的なキャッシュ戦略に従います。コヒーレンシプロトコルは、複数のレベル、コア、さらにはプロセッサ間でデータを維持します。
キャッシュ容量
キャッシュが大きいほど、より多くのデータをバッファリングできますが、レイテンシが高くなる傾向もあります。キャッシュはプロセッサのトランジスタも大量に消費するため、トランジスタのコストとダイサイズ、消費電力、およびパフォーマンス/レイテンシの問題の間で実行可能なバランスを見つけることが重要です。
連想性
RAMエントリは、メインメモリのコピー用にキャッシュ内に1つの位置しか存在できないことを意味する直接マッピングすることも、データを格納するためにキャッシュ内のn個の可能な位置を表すn-wayアソシアティブにすることもできます。既存のキャッシュデータを上書きする必要がないため、より高い関連付け（完全に関連付けられたキャッシュまで）は、最高のキャッシュの柔軟性を提供します。つまり、n-wayの関連付けが高いと、ヒット率が高くなりますが、これらすべての関連付けをヒットと比較するのに時間がかかるため、待ち時間が長くなります。最終的には、使用可能な容量が最も多いため、最後のキャッシュレベルに多方向の関連付けを実装することは理にかなっています。それを超えると、プロセッサは低速のシステムメモリに送られます。
次にいくつかの例を示します。Corei5およびi7は、32KBの8ウェイアソシアティブL1データキャッシュと32KBの4ウェイアソシアティブL1命令キャッシュで動作します。明らかに、Intelは、L1データキャッシュでのヒットを最大化しながら、命令をより迅速に利用できるようにしたいと考えています。そのL2キャッシュも8ウェイセットアソシアティブですが、IntelのL3キャッシュはさらにスマートで、キャッシュヒットを最大化するために16ウェイアソシアティビティを実装しています。
ただし、AMDは、Phenom II X4の別の戦略に従い、2ウェイセットアソシアティブL1キャッシュを使用します。これにより、レイテンシが低くなります。起こりうるミスを補うために、64KBのデータと64KBの命令キャッシュの2倍のメモリ容量を備えています。L2キャッシュは、Intelの設計と同様に8ウェイのセットアソシアティブですが、AMDのL3キャッシュは48ウェイのセットアソシアティビティで機能します。これは、CPUアーキテクチャ全体を見ずに判断することはできません。当然、実際に重要なのはベンチマークの結果だけですが、この技術的なエクスカーションの全体的な目的は、マルチレベルキャッシングの背後にある複雑さを調べることです。
