Cache L3 : Quelle est son importance pour AMD ?
Il est logique d’équiper les processeurs multicœurs d’une mémoire dédiée utilisée conjointement par tous les cœurs disponibles. Dans ce rôle, le cache rapide de troisième niveau (L3) peut accélérer l’accès aux données fréquemment nécessaires. Les cœurs ne doivent pas revenir à l’accès à la mémoire principale (RAM) plus lente dans la mesure du possible.
C’est la théorie, du moins. Le récent lancement par AMD de l’Athlon II X4, qui est fondamentalement un Phenom II X4 sans le L3, implique que le cache tertiaire n’est pas toujours nécessaire. Nous avons décidé de faire une comparaison de pommes à pommes en utilisant les deux options et de le découvrir.
Comment fonctionne le cache
Avant de plonger plus profondément dans nos tests, il est important de comprendre quelques notions de base. Le principe des caches est assez simple. Ils tamponnent les données aussi près que possible du ou des cœurs de traitement afin d’éviter que le processeur n’ait à accéder aux données à partir de sources de mémoire plus distantes et plus lentes. Les hiérarchies de cache des plates-formes de bureau d’aujourd’hui se composent de trois niveaux de cache avant d’atteindre l’accès à la mémoire système. Le deuxième et surtout le troisième niveau ne sont pas uniquement destinés à la mise en mémoire tampon des données. Leur but est également d’éviter d’étouffer le bus CPU avec un trafic d’échange de données inutile entre les cœurs.
Cache Hit/Miss
L’efficacité d’une architecture de cache est mesurée par son taux de succès. Les demandes de données auxquelles il est possible de répondre dans un cache donné sont appelées hits. Si ce cache ne contient pas les données recherchées et doit transmettre la demande aux structures de mémoire suivantes, c’est un échec. De toute évidence, les ratés sont lents. Ils entraînent des blocages dans le pipeline d’exécution et introduisent des périodes d’attente. Les coups, d’autre part, aident à maintenir des performances maximales.
Écritures de cache, exclusivité, cohérence
Les politiques de remplacement dictent la façon dont l’espace est créé dans un cache complet pour les nouvelles entrées de cache. Étant donné que les données écrites dans un cache doivent éventuellement être disponibles dans la mémoire principale, les systèmes peuvent soit le faire en même temps (écriture directe), soit marquer les emplacements écrasés comme « sales » (réécriture) et exécuter l’écriture une fois que les données est effacé du cache.
Les données sur plusieurs niveaux de cache peuvent être stockées de manière exclusive, ce qui signifie qu’aucune redondance n’existe. Vous ne trouverez pas la même donnée dans deux structures de cache différentes. Alternativement, les caches peuvent fonctionner de manière inclusive, avec des niveaux inférieurs garantis pour contenir les données trouvées dans les niveaux supérieurs (plus proches du processeur) du cache. Le Phenom d’AMD fonctionne avec un cache L3 exclusif, tandis qu’Intel suit la stratégie de cache inclusif. Les protocoles de cohérence prennent soin de maintenir les données sur plusieurs niveaux, cœurs et même processeurs.
Capacité du cache
Des caches plus grands peuvent mettre en mémoire tampon plus de données, mais ils ont également tendance à introduire une latence plus élevée. Étant donné que le cache consomme également de grandes quantités de transistors d’un processeur, il est important de trouver un équilibre viable entre le coût des transistors et la taille de la puce, la consommation d’énergie et les problèmes de performances/latence.
Associativité
Les entrées de RAM peuvent soit être mappées directement, ce qui signifie qu’il ne peut y avoir qu’une seule position dans un cache pour les copies de la mémoire principale, soit elles peuvent être associatives à n voies, ce qui représente n positions possibles dans le cache pour stocker des données. Une associativité plus élevée (jusqu’à des caches entièrement associatifs) offre la meilleure flexibilité de mise en cache car les données de cache existantes n’ont pas besoin d’être écrasées. En d’autres termes, une associativité élevée à n voies garantit des taux de succès plus élevés, mais elle introduit plus de latence, car il faut plus de temps pour comparer toutes ces associations pour les succès. En fin de compte, il est logique d’implémenter une associativité multidirectionnelle pour le dernier niveau de cache car il y a la plus grande capacité disponible, et une recherche au-delà enverrait le processeur vers une mémoire système plus lente.
Voici quelques exemples : Les Core i5 et i7 fonctionnent avec 32 Ko de cache de données L1 associatif à 8 voies et 32 Ko de cache d’instructions L1 associatif à 4 voies. De toute évidence, Intel souhaite que les instructions soient disponibles plus rapidement tout en maximisant les accès au cache de données L1. Son cache L2 est également associatif à 8 voies, tandis que le cache L3 d’Intel est encore plus intelligent, mettant en œuvre une associativité à 16 voies pour maximiser les accès au cache.
Cependant, AMD suit une autre stratégie sur le Phenom II X4 avec un cache L1 set-associative à 2 voies, qui offre des latences plus faibles. Pour compenser les éventuels ratés, il dispose d’une capacité de mémoire double : 64 Ko de données et 64 Ko de cache d’instructions. Le cache L2 est associatif à 8 voies, comme la conception d’Intel, mais le cache L3 d’AMD fonctionne avec une associativité à 48 voies. Rien de tout cela ne peut être jugé sans examiner l’ensemble de l’architecture du processeur. Naturellement, seuls les résultats des benchmarks comptent vraiment, mais le but de cette excursion technique est de donner un aperçu de la complexité derrière la mise en cache à plusieurs niveaux.
