Intelの14nmノードとBroadwellコア
Intelがプロセッサを更新するために実行する手順は十分に文書化されており、CPU業界をフォローしている人には古くからの嫌悪感があります。これは、会社の「ティックタック」戦略と呼ばれ、ティックは、より多くのトランジスタをより小さなダイに押し込むことができるノードの縮小を表し、その後に、アーキテクチャの大幅な更新を示すタックが続きます。これは、約1年半の周期で繰り返されます。昨年の22nmHaswellプロセッサは手ごわいものだったので、次の目盛りに近づいています。基本的に、Haswellダイは14nmに縮小し、その目盛りはBroadwellとして知られています。
これに既に精通している場合は、インテルの目盛りに期待されることをすでにご存知でしょう。前世代の製品と比較して、プロセッサーの小型化、消費電力の削減、ワットあたりのパフォーマンスの向上、および同様の全体的なパフォーマンスです。その期待は、過去数世代にわたる会社の一貫性を強調するほど、成果を軽視するべきではありません。驚かれるかもしれませんが、この進歩により、厚さ9mm未満のファンレスエンクロージャーを実現するのに十分な低さのTDPを備えたHaswell-Yプロセッサが実現しました。これは、インテルのコアブランドがこれまでに参入したことのない分野です。しかし、それについては後で詳しく説明します。ショーの主役であるIntelの新しい14nmプロセスノードから分析を始めましょう。
14nmノード：第2世代FinFET
プロセスノードの数値指定が特定の次元（つまり、22nmノードまたは14nmノード）を参照していると想定するのは合理的と思われるかもしれません。これは、測定値がトランジスタの最小部分（通常はゲート）に対応する初期の世代の場合でしたが、この関係は現代の命名法にはもはや存在しません。
今日のノードは、前世代のノードと比較した平均的な物理スケールを示すように設計された理論的表現にちなんで名付けられています。たとえば、Intelの22nmノードと14nmノードを比較すると、トランジスタのフィンピッチ（フィン間のスペース）が60nmから42nmに減少し、トランジスタのゲートピッチ（隣接するゲートのエッジ間のスペース）が90nmから70nmであり、相互接続ピッチ（相互接続層間の最小スペース）が80nmから52nmに変更されました。22nmノードで108平方ナノメートルの面積を占めるSRAMメモリセルは、14nmノードで59nm2にスケールダウンします。
これらの寸法は、0.70x（トランジスタのフィンピッチサイズ）のスケーリング係数から0.54x（SRAMメモリセル領域のスケーリング）までの範囲です。22という数字に0.64xを掛けると、約14になります。したがって、Intelが14nmプロセスノードに適切な数値指定を割り当てたと言っても過言ではありません。実際、Broadwell-Yダイは、Haswell-Yダイよりも面積が約63％少なくなっています。
Intelの22nmノードは、同社の第1世代FinFET（Tri-Gateとも呼ばれます）トランジスタ設計です。新しい14nmプロセスは、密度を向上させるためにフィンピッチを狭くしたIntelの第2世代FinFETを表しています。これをより高くてより薄いフィンと組み合わせると、より高い駆動電流とより良いトランジスタ性能が得られます。トランジスタあたりのフィン数が3つから2つに減り、静電容量を下げながら密度も向上しています。
Intelの競合他社は現在MOSFETからFinFETトランジスタの設計に移行していますが、同社はロジックエリアのスケーリングに関して競争力があると主張しています。TSMCとIBMアライアンスからの公開情報に基づいて、スケーリング式（ゲートピッチxメタルピッチ）を使用して、Intelは、TSMCの今後の16nmノードは20nmを超えるロジック領域スケーリングの改善をもたらさず、競争は次の2つで大幅に続くと主張しています。世代。もちろん、この式は1つのメトリックにすぎませんが、TSMCの16nmノードが来年実装された後、どのように機能するかを知りたいと思います。また、物理法則が10nm未満で克服できない障壁にならないかどうかも疑問に思う必要があります。これにより、競合他社がIntelに追いつくまでの時間がかかる可能性があります。そうは言っても、ムーア ‘
歩留まりについて簡単に触れましょう。このトピックに関して完全に透明な半導体企業はありませんが、Intelはいくつかの情報を共有しました。一般的に、Intelは、22nmプロセスが過去数世代のノードの中で最高の歩留まりを生み出し、14nm Broadwell SoCの歩留まりは健全な範囲にあり、楽観的な方向に向かっていると語っています。最初の製品は認定されており、現在大量生産されており、2014年末に発売される予定です。
このすべてのポイントは、リーク、電力使用量、およびトランジスタあたりのコストが削減される一方で、パフォーマンスとワットあたりのパフォーマンスの両方が前世代のノードと比較して向上することです。すでに述べたように、これは驚くべきことではありませんが、特に新しい使用モデルが可能になる場合は、常に歓迎すべき変更です。これは、Intelが14nmノードで出荷する実際の製品を検討するときに関係します。それらの製品の1つは、Intelが最も詳細を共有した次世代モバイルチップであるBroadwell-Yです。これについては次のページで詳しく説明しますが、最初にすべてのBroadwellベースのプロセッサで活用される一般的なアーキテクチャの改善について考えてみましょう。
ブロードウェルコンバージドコア
Intelは、BroadwellがHaswellよりも少なくとも5％IPC増加していると主張しています。これは小さな違いですが、これがプロセス改善の目盛りであり、新しいアーキテクチャの手口ではないことを考えると、それほど驚くことではありません。
そのため、改善は主に、既存のリソースを再設計するのではなく、強化した結果です。14nmノード密度の改善は、Intelがトランジスタを追加する余地を増やすのに十分な成功を収めたため、成功しました。アウトオブオーダースケジューラが大きくなると（Intelはサイズの違いを指定しませんでした）、ストアからロードへの転送が高速になります。L2トランスレーションルックアサイドバッファ（TLB）が1kから1.5kエントリに増加し、L2の新しい1GB/16エントリページが追加されました。2番目のTLBページミスハンドラーが追加され、ページウォークを並行して実行できるようになりました。
浮動小数点乗算器ははるかに効率的であり、Haswellが完了するのに5サイクルかかることを3クロックサイクルで達成できるようになりました。ブロードウェルには基数1,024の分周器もあり、ベクトル収集操作の実行が高速であると言われています。Intelはまた、ブランチの予測とリターンが改善されたと主張しています。
これらの一般的な領域とは別に、いくつかの特定の機能が対象となりました。暗号化アクセラレーション命令が改善され、仮想化のラウンドトリップが高速化されました。もちろん、電力使用量の削減はIntelの優先リストで高く、同社は、最小限の電力コストでパフォーマンスを追加する機能にトランジスタを費やしただけだと主張しています。次のページでは、インテルがブロードウェルに実装したパワーゲーティングと効率の最適化について詳しく説明します。